好的專利說明書是把所有發明的技術方案與特徵都說明清楚，同業看了也能照做，但是效果就是比不上發明人。為什麼？因為發明人真正的技術竅門（例如使用同樣機台、材料、光罩等，但台積電就是能夠得到高良率產出的關鍵），是絕對不會拿去申請專利而公開的，那叫做營業秘密。
因為你要防著那些根本不怕被告專利侵權就是要抄襲的同業，對，我就是在說位於口國的晶圓代工同業們，他們連營業秘密都想方設法在偷了，你自己傻到公開的專利技術說明書，會不抄嗎？
---（今日有空，多寫一些）
專利雖然是個國家創造出來的制度，要原本以營業秘密（獨門秘方）保護的技術方案，因為申請專利而向全世界公開，且經專利局審查確定它是個具備實用性/新穎性/進步性的技術方案，就能得到獨佔該國市場一段期間（例如發明專利的申請後20年）的製造/銷售/進口使用該技術方案的產品的權利（所謂專利），但是可沒有人會要你傻傻的全部都說出來，都不要用營業秘密來保護你的技術。
申請專利範圍（請求項），當然裡面寫的技術特徵不要太特定，比較廣泛，專利的保護範圍會比較大，抓到他人侵權的機率也當然增加了，但是牽涉的先前技術也會比較多，被專利局以不具新穎性/進步性而核駁的機率也就增加了，專利申請範圍若不限縮修正，這專利就申請不到了。因此，申請專利範圍由大變小的過程，是好的專利代理人與專利局進行的攻防，經過多次交手，兩邊最後找到一個最適合的專利申請範圍而發證。
如果一開始專利代理人替發明人寫的申請專利範圍就寫的很小，包含的技術特徵非常多而且非常特定，那當然牽涉的完全相同的先前技術就其實根本沒有，因此會很快就發證了，但市面上發明人也找不到與其申請專利範圍完全相同的產品可以提告侵權，所以發明人就是得到一張很貴的，每年還要付費維持的，可以掛在牆上的獎狀而已。（當然有很多人就是申請專利來當獎狀或得到補助的，也沒有要抓他人侵權的意圖，那他的專利申請範圍寫的極小化，也是必然的。）
專利說明書的撰寫也是一樣，就是說到剛剛好就好，同業看了做得到，但是就是沒有辦法做到最好，千萬不要「炫技」，什麼原本應該用營業秘密保護的最佳實施例/最優配方/說破就不值錢的竅門，在專利說明書裡都說得一清二楚，讓同業太容易仿製，可以看了專利說明書就能據以製造並得到同樣的效果，那他們就不需要來取得發明人的技術授權（包含專利與營業秘密）了，他們會直接仿製，等發明人來提告且纏訟多年勝訴後才賠償（那時產品都已經退流行了，發明人的企業多半也倒閉了），或根本不怕發明人來提告（例如口國的法院就是以保護民族企業對抗外國強權而聞名於世的）。
因此，專利是要跟營業秘密搭配使用的，不要傻傻的，在專利申請書裡全盤托出。
這是我看了台積電的幾個專利後的一點感想，跟有緣人分享一下。
台積電三大黑科技讓DUV機台做出3nm，華為也只能跪
台積電又在多重顯影技術玩出新花樣，而且和現有技術差距超大。中芯國際和華為拼死拼活用自對準四重圖案化（SAQP）技術，在DUV機台上做7奈米製程就已經氣喘吁吁，成本超高，良率超低，產能更低；台積電卻能用US9123776、US9607850和US9911646三項專利的自對準三重圖案化技術，輕鬆在同樣的DUV設備上實現3奈米製程，金屬間距做到26奈米，良率超穩定，且成本增加不會超過20％。
這差距就像高中生跟博士生比考試，用的都是同一支筆，寫同樣題目文章，但結果天差地遠。一方面讓中芯華為看得心癢癢，另一方面，也就難怪ASML股價最近跌得這麼慘，當最大客戶發現不用花大錢買EUV設備也能做先進製程時，幹嘛還要買貴33的EUV機台？
台積電這次在DUV機台的技術突破核心在於克服193nm波長的物理解析度限制。傳統DUV微影的瑞利極限約為40奈米，但台積電的自對準三重圖案化技術透過spacer-assisted lithography巧妙繞過這個限制。
第一步在DUV機台上用標準193nm浸潤式微影技術曝光初始圖案（mandrel），線寬約80奈米、間距160奈米；
第二步使用CVD沉積氮化矽或氧化鋁spacer材料，厚度精確控制在26-30奈米；
第三步透過RIE（反應離子蝕刻）進行各向異性蝕刻，移除spacer的水平部分，僅保留垂直側壁結構；第四步選擇性移除原始mandrel，留下的spacer間距正好是26奈米。
雙重spacer自對準製程是台積電專利的關鍵創新。在第一層spacer形成後，再次沉積第二種spacer材料（通常是SiO2），透過不同的蝕刻選擇比，可以在同一DUV曝光步驟中形成三種不同寬度的結構：原始mandrel寬度、第一spacer間距、第二spacer間距。
這種方法特別適用於3奈米和2奈米的軌道金屬圖案化，因為邏輯標準元件需要混合5-track、6-track和7-track的設計。在M0到M2金屬層，這技術可以在同一層中實現26奈米最小間距的密集佈線和較寬間距的電源軌道，避免了EUV多重圖案化的複雜overlay控制問題。
製程精度控制是用DUV實現EUV效果的關鍵。台積電專利中特別提到了關鍵尺寸均勻性（CDU）控制在1.5奈米以內（3σ），這透過幾個技術手段實現：spacer沉積溫度控制在400-450°C，確保薄膜厚度均勻性；蝕刻製程使用混合氣體化學（CF4/CHF3/Ar），endpoint檢測精度達到埃級；最重要的是利用spacer材料的自對準特性，避免了overlay誤差的累積。
相比之下，EUV雖然解析度高，但stochastic effect造成的LWR（線寬粗糙度）問題仍未完全解決，在10奈米以下線寬時尤其明顯。
技術領先優勢對比顯示台積電遠勝中芯國際和華為的多重圖案化方案。中芯和華為採用的自對準四重圖案化（SAQP）技術雖然同樣是多重曝光，但技術水準差距巨大。
SAQP需要4次圖案化步驟，製程複雜度極高，實際金屬間距極限只能達到約20奈米，遠不如台積電SATP的26奈米實用規格。更關鍵的是良率問題：中芯的7奈米製程良率低迷，只能小批量生產，連Intel當年的10奈米也因為SAQP技術難題而延遲數年。台積電的SATP技術只需3次圖案化，CDU控制在1.5奈米以內，良率穩定性遠超競爭對手。
製程節點能力分析揭示台積電技術路線圖的前瞻性。研究顯示SATP技術可以延伸到15奈米half-pitch（對應30奈米pitch），意味著台積電的26奈米金屬間距具備充足的技術餘裕度，不僅適用於3奈米製程，更可延伸至2奈米節點。
相比之下，中芯的SAQP技術在5奈米節點已接近極限，要做3奈米將面臨成本激增、良率暴跌的困境，根本無法實現量產。根據業界分析，採用SAQP的7nm製程的晶圓成本比標準DUV高出40-60%，而台積電的SATP技術成本增幅控制在15-20%範圍內，而且至少能做到3nm。
從成本效益來看，DUV自對準三重圖案化擁有壓倒性優勢。DUV機台約7000萬美元且產能達2,500片/日，而EUV機台1.8億美元僅能處理1,500片/日；光罩成本結構更關鍵：完成相同圖案，EUV需要單片60-80萬美元的光罩，DUV雖需3-4片光罩但總成本僅40-50萬美元；維護成本差異更大，DUV機台年維護費約500萬美元，EUV高達1,200萬美元，主要因為光源系統的複雜性。
更重要的是製程穩定性，DUV經過20年最佳化，缺陷密度控制在0.1個/cm²，而EUV的隨機缺陷仍是良率殺手，特別是在高aspect ratio結構中。
從產業競爭角度看，台積電這項DUV專利技術將可能直接威脅ASML的EUV短線獲利能力，且未來台積電原有的DUV機台廠房都可能升級先進製程，讓相關產能大幅擴張。另一方面，也證明了DUV要做先進製程不是不可能，華為/中芯的目標沒錯，但可惜他們不是台積電，有那個野心，沒那個本事。
預計2025年Q3台積電N2製程進入風險量產時，這套DUV自對準技術將在BEOL金屬層大量採用，保守估計可為客戶節省20-25%的製程成本。
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US9911646B2 - Self-aligned double spacer patterning process - Google Patents
Embodiments of the present disclosure are a method of forming a semiconductor device and methods of patterning a semiconductor device. An embodiment is a method of forming a semiconductor device, the method including forming a first hard mask layer over a semiconductor device layer, forming a set of...
